主题：【文摘】龙芯意见 -- 【子衿】

Intel的uOP是load-store型的，完全和RISC没有两样。AMD的MacroOP是load-execute型的，也许会有些影响。不过，AMD的CPU的OP/MHz指标并没有比Intel的低。何况，x86指令集上是完全可以实现load-store方式的程序的，并没有限制必须用load-execute方式。所谓内存墙的问题和x86指令集本身没有关系。如果load-store方式好，编译器自然可以输出这种方式的代码。

在现代CPU很大的cache下面，纯粹的load-store方式并不见得有多少好处。Intel现在的架构，在译码成uOP之后，又加上一步merge，把很多指令合并成load-execute型的，如果这样做没有好处，Intel肯定不会采取这么复杂的方案。

不可能分支预测失败就清除整个trace cache。这个代价是不可接受的。分支预测失败清除的是Reservation Station（好像是这个名字？），trace cache存储的是译码后的指令，如果分支失败的目标地址也在trace cache中，反而可以降低分支预测失败的代价（节省译码部分）。

当然trace cache还有很大问题。它是72x3=216位宽的变态结构，这个结构既功耗巨大又无法做得很大，所以即使晶体管预算翻了几翻，Intel最终还是没法把它增加到可和同时代别的CPU相比拟的大小。